Verifikációs környezet fejlesztése általános csomagmanipuláló logika tesztelésére

OData támogatás
Konzulens:
Dr. Tevesz Gábor
Automatizálási és Alkalmazott Informatikai Tanszék

Napjainkban a hardvertervezésben fontos szerepe van az FPGA-nak, főleg olyan területeken, ahol fontos a feladatok gyors, párhuzamos végrehajtása. Emiatt a telekommunikációban csomagfeldolgozásra gyakran alkalmaznak különböző programozható logikai eszközöket. Ezeknek az eszközöknek a programozásához különböző hardverleíró nyelveket használnak. Az így megírt modulok verifikációjának folyamata az utóbbi évtizedekben hatalmas fejlődésen ment keresztül. Az adatútban elhelyezkedő logikák fejlesztésekor sok esetben szimulációval egybekötött verifikáció szükséges, ehhez manapság széles körben használják az UVM keretrendszert.

A BSc képzésem végén készített szakdolgozatomban egy általános osztályhierarchiát terveztem, a HDL modulokhoz kapcsolódó tesztelési feladatok meggyorsítására. Ez egy általános célú keretrendszert biztosít a fejlesztők számára, melynek használata egyszerű, megkönnyíti a tesztek összeállítását az UVM-ben kevésbé jártas felhasználók számára is. A diplomatervben ezt az általános keretrendszert fejlesztettem tovább bonyolultabb igények kielégítésére. Az interfész osztályok használatával lecsökkentettem a környezet felépítésekor elkészítendő osztályok típusparamétereinek számát. Általános monitor és driver osztályt készítettem. Lehetővé tettem, a különböző konfigurációs paraméterek és szekvenciák beolvasását XML fájlból. Támogatást biztosítottam regisztermodell hozzáadására. Az általános keretrendszert további csomagmanipuláló logikák tesztelésére alkalmas funkciókkal egészítettem ki: csomagok generálását és ellenőrzését támogató osztályokat terveztem, a hibainjektálás lehetőségével. A rendszer képességeiről egy MPLS-VLAN csomagok átalakításáért felelős modul verifikációja során győződtem meg.

Letölthető fájlok

A témához tartozó fájlokat csak bejelentkezett felhasználók tölthetik le.